Everspin公司在磁存儲器設計制造和交付到相關應用中的知識和經(jīng)驗在半導體行業(yè)中是獨一無二的。Everspin擁有超過600多項有效專利和申請的知識產(chǎn)權，在平面和垂直磁隧道結(jié)（MTJ）STT-MRAM位單元的開發(fā)方面均處于市場領先地位。本篇文章everspin代理宇芯電子要介紹的是如何最大限度提高STT-MRAM IP的制造產(chǎn)量。
  
        鑄造廠需要傳統(tǒng)的CMOS制造中不使用的新設備，例如離子束蝕刻，同時提高MTJ位單元的可靠性，以支持某些應用所需的大（1Mbit?256Mbit）存儲器陣列密度。

        盡管STT-MRAM技術具有足夠的耐久性和讀/寫等待時間，但對工藝變化的敏感性可能會導致可靠性問題。MTJ位單元的缺點之一是讀取窗口小，即高阻狀態(tài)和低阻狀態(tài)之間的差異通常僅為2-3倍。結(jié)果感測MTJ位單元的值比sram位單元困難得多。

        STT切換是一個隨機過程。這意味著減少寫電流可提高能效，但會增加寫錯誤的可能性，并降低良率。為了達到可接受的良率并保持現(xiàn)場可靠性，設計人員需要實施復雜的ECC解決方案。僅依靠冗余元素（例如額外的行或列）會導致較高的面積開銷，并降低MRAM的密度優(yōu)勢。因此與傳統(tǒng)的CMOS存儲器技術不同，ECC和冗余機制的組合是克服MRAM的獨特隨機性和工藝變化相關制造挑戰(zhàn)的最佳方法。

        ECC數(shù)學表明，要達到一定的芯片故障率（CFR），代工廠必須達到的存儲器位故障率（BFR）在更大的陣列尺寸下變得越來越嚴格。假設對于64Mb存儲器陣列大小存在隨機缺陷，針對最嚴格的汽車ASIL-D級別（相當于SoC級別FIT率為10）的應用程序至少需要DECTED（雙錯誤糾正，三錯誤檢測）級別的ECC，如今，MTJ位單元的代工廠所能達到的BFR水平。雖然ECC方案可以更加寬松（例如SECDED-單錯誤糾正，雙錯誤檢測）以用于消費類應用和/或較小的陣列尺寸，但是較大的陣列尺寸將需要更加復雜的ECC機制來滿足可接受的有缺陷零件的總體水平最終用戶的每百萬（DPPM）。

可糾正錯誤的類型/ ECC方案	封存	決定
一個軟錯誤或一個硬錯誤	是	是
兩個硬錯誤	沒有	是
一個軟錯誤和一個硬錯誤	沒有	是
兩個軟錯誤	沒有	是

        為了最大程度地提高制造良率，存儲器BIST解決方案必須在存儲器陣列中利用額外的冗余元件，并提供復雜的ECC解決方案（支持DECTED）以保護芯片上更大的MRAM。
 
 
 關鍵詞：MRAM   STT-MRAM